2026年FPGA校招，面试官让手撕Verilog实现AXI4-Stream实时视频降噪，非局部均值算法流水线怎么设计才能不丢帧？
最近在准备2026年FPGA校招，看到很多面经都在问AXI4-Stream视频处理。我想问一下，如果面试官让我手撕一个基于AXI4-Stream的实时视频降噪模块，用非局部均值算法，怎么设计流水线才能保证1080p60不丢帧？特别是相似度计算和权重累加那部分，数据依赖很重，有没有好的并行化思路？另外行缓冲要开多大才能覆盖搜索窗口？求大佬指点，最好能给个Verilog伪代码框架。
电子工程学生
