2026年FPGA校招，面试官问怎么用Verilog实现一个AXI4-Stream的实时图像缩放加速器，双线性插值行缓冲深度怎么算？
最近在准备2026年FPGA校招，看到很多面经里都提到手撕Verilog实现AXI4-Stream的实时图像缩放，特别是双线性插值那块。我搞懂了插值系数计算和流水线设计，但面试官追问行缓冲（line buffer）深度怎么算的时候卡住了。比如输入1080p60帧，输出720p，行缓冲是存一行像素还是两行？深度跟缩放因子和帧率有啥关系？求大佬解释清楚，最好给个公式和例子，不然面试时被问住太尴尬了。
逻辑综合小白
