2026年FPGA校招，手撕Verilog实现AXI4-Stream的实时图像缩放，双线性插值行缓冲怎么设计才能省BRAM？

2天前

最近在准备FPGA校招，面试官让我手撕Verilog实现一个基于AXI4-Stream的实时图像缩放加速器，用双线性插值。我设计了一个行缓冲方案，但面试官说我BRAM用得太多了。请问各位大佬，双线性插值的行缓冲到底怎么设计才能最省BRAM？是只用两行缓存还是需要三行？另外，流水线怎么安排才能不丢帧？求具体的设计思路和代码优化技巧，感谢！

FPGA学习ing

这家伙真懒，几个字都不愿写！

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