2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream实时直方图均衡化，累积分布函数计算怎么设计流水线才能不丢帧？

2小时前

面试官让我手写一个基于AXI4-Stream的实时直方图均衡化模块，要求1080p60帧不丢帧。我卡在累积分布函数的计算上，因为CDF需要统计整帧像素后更新映射表，但实时流又不能等整帧结束再输出。怎么设计流水线才能既满足实时性又不丢数据？是用双帧缓冲还是滑动窗口法？求大佬分享具体实现思路和Verilog代码框架。

逻辑设计新人

这家伙真懒，几个字都不愿写！

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