2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值行缓冲深度怎么算？求详细推导

58分钟前

最近在准备FPGA校招面试，看到很多面经里都有手撕Verilog实现实时视频缩放的题。我知道双线性插值需要行缓冲，但面试官追问行缓冲深度怎么根据缩放比例计算时我就卡住了。比如输入1920x1080，输出1280x720，行缓冲要存几行？每行存多少个像素？还有如果缩放比例不是整数倍，边界像素怎么处理？求大佬给个推导公式和Verilog伪代码思路。

编程小匠

这家伙真懒，几个字都不愿写！

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