2026年，FPGA工程师面试被问手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值和行缓冲怎么设计才能拿满分？
最近在准备FPGA校招，发现好多公司面试都让手撕Verilog做实时视频缩放，要求用AXI4-Stream接口，还要优化双线性插值的流水线。我写了个简单的双线性插值，但面试官说行缓冲设计太浪费BRAM，流水线延迟也没说清楚。到底怎么设计行缓冲才能资源最优？流水线怎么安排插值计算和像素读取的时序？有没有什么技巧能让面试官眼前一亮，比如用移位寄存器代替BRAM？求大佬指点，最好能给出具体代码思路和时序图。
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