2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream的实时中值滤波，3×3窗口的排序网络怎么设计流水线才能不丢帧？

13小时前

2026年FPGA校招面试，面试官让我手撕Verilog实现一个基于AXI4-Stream的实时中值滤波加速器，视频流是1080p@60fps。我卡在3x3窗口的排序网络设计上，如果用全比较排序，LUT消耗太大；如果用冒泡排序流水线，时序又容易跑不高。请问怎么设计排序网络的流水线结构，既能保证每时钟周期输出一个像素，又能把资源控制在合理范围？

Verilog小白在路上

这家伙真懒，几个字都不愿写！

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Verilog小白在路上

2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream的实时中值滤波，3×3窗口的排序网络怎么设计流水线才能不丢帧？