2026年FPGA大赛用Zynq做实时手势识别，卷积层并行度优化到多少才不会爆LUT？求具体策略

12小时前

今年FPGA大赛准备用Zynq做实时手势识别，模型是轻量化的MobileNetV2，在PL侧部署卷积层时，发现LUT和DSP资源非常紧张。目前尝试将并行度设为8，但时序不收敛。想问下做过类似项目的同学，卷积层并行度一般设多少比较合适？有没有具体的资源分配策略，比如把部分卷积层搬到PS侧用DSP加速？另外，模型量化到INT8后精度掉了3个点，怎么通过校准集恢复？求真实踩坑经验。

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这家伙真懒，几个字都不愿写！

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