2026年，FPGA校招面试手撕Verilog实现AXI4-Stream的实时视频直方图均衡化加速器，累积分布函数计算怎么设计流水线才能不丢帧？

10小时前

面试官让我现场手写Verilog实现一个基于AXI4-Stream的实时视频直方图均衡化加速器，要求1080p60帧不丢帧。我卡在累积分布函数（CDF）的计算上，因为CDF需要先统计整帧直方图再归一化，但视频流是逐像素输入的，没法等整帧统计完再处理。请问怎么设计流水线？是用乒乓RAM分两帧交替统计和输出，还是用滑动窗口近似？面试官会追问哪些细节？

电子技术学习者

这家伙真懒，几个字都不愿写！

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