2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream实时视频缩放，双线性插值行缓冲怎么设计才能满足1080p60帧的带宽要求？

1小时前

最近在准备FPGA校招，看到很多面经都问AXI4-Stream实时视频缩放。我理解双线性插值需要两行数据缓存，但1080p60帧下像素时钟148.5MHz，行缓冲宽度怎么定才能不丢行？是用BRAM还是分布式RAM更省资源？面试官还问了流水线深度和握手反压处理，有没有大佬分享下具体的设计思路和代码框架？

Verilog菜鸟

这家伙真懒，几个字都不愿写！

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