2026年FPGA大赛备赛，用国产安路FPGA做实时目标检测，YOLOv5s部署时BRAM和DSP资源紧张怎么优化？求具体剪枝和量化步骤
我们团队准备参加2026年的FPGA大赛，选题是实时目标检测，打算用国产安路FPGA部署YOLOv5s。现在遇到的问题是安路FPGA的BRAM和DSP资源比Xilinx少很多，模型直接编译报资源不够。想问下有没有做过类似项目的大佬，YOLOv5s的剪枝和INT8量化具体怎么操作？比如通道剪枝后怎么调整网络结构，量化校准集需要多少张图片？另外安路开发环境里的IP核支持有限，有没有替代方案？求详细步骤和踩坑经验，急！
算法小白
