2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream FIFO，空满标志用格雷码还是二进制？面试官会问哪些细节？
最近在准备FPGA校招面试，看到很多面经都提到手撕AXI4-Stream FIFO。我搞清了基本架构，但空满标志的判断一直拿不准：用格雷码跨时钟域比较地址，还是直接用二进制加一个额外的flag位？听说面试官会深挖这个点，比如格雷码的编码方式、二进制比较时的亚稳态风险、甚至FIFO深度对空满逻辑的影响。有没有过来人分享下面试官具体会追问哪些细节？我好针对性地准备。
数字逻辑小白
