2026年，FPGA工程师面试被问手撕Verilog实现AXI4-Stream实时视频色彩空间转换模块，RGB到YCbCr怎么设计流水线？
最近在准备2026年FPGA校招，面试官问到我一个很实际的问题：如何用Verilog实现一个基于AXI4-Stream的实时视频色彩空间转换模块，把RGB转换成YCbCr。我知道公式是Y=0.299R+0.587G+0.114B，但怎么在FPGA里用流水线实现，才能保证1080p60帧不丢行？还要考虑资源优化，比如用移位代替乘法。求大佬指点具体流水线级数和系数定点化方案，面试时能拿满分的那种！
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