2026年FPGA校招，面试官问如何用Verilog实现一个基于AXI4-Stream的实时图像缩放加速器，双线性插值的行缓冲怎么设计才能省BRAM？

4小时前

最近在准备2026年FPGA校招面试，看到很多面经里都提到手撕Verilog实现AXI4-Stream图像缩放。我理解双线性插值需要缓存两行数据，但具体行缓冲的深度和宽度怎么设置？如果输入是1080p视频，BRAM资源紧张，有没有什么优化技巧？比如用移位寄存器还是分布式RAM？求大佬分享实际项目中的设计思路和踩坑经验。

数字电路学习者

这家伙真懒，几个字都不愿写！

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