2026年，FPGA工程师面试被问如何用Verilog实现一个基于AXI4-Stream的实时视频缩放模块，双线性插值和行缓冲怎么设计流水线才能拿高分？
最近在准备FPGA校招面试，看到很多面经里都提到实时视频缩放这个高频题。面试官一般会问双线性插值的行缓冲怎么设计，流水线怎么划分才能达到1080p60帧。我理解行缓冲至少需要两行，但具体怎么跟插值计算流水线配合，还有怎么处理边界像素，感觉细节很多。有没有大佬能分享一下从输入像素到输出插值的完整流水线设计思路，包括行缓冲深度、数据对齐和时序控制，最好能给出Verilog伪代码或者关键模块接口定义，这样面试时回答起来更有底气。
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