2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream视频像素重排模块，怎么设计行缓存和流水线？

1小时前

最近在准备FPGA校招面试，看面经说2026年很多公司爱考AXI4-Stream接口的实时视频处理。比如要求手撕一个像素重排模块，把输入的RGB888转成Bayer格式，还要支持行缓存和流水线。我有点懵，行缓存到底用FIFO还是BRAM实现？流水线级数怎么定才能不丢数据？有没有大佬能画个架构图讲讲思路？

EE学生搞硬件

这家伙真懒，几个字都不愿写！

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