2026年FPGA校招，面试官问Verilog实现AXI4-Stream的实时视频去雾加速器，暗通道先验算法在PL侧资源不够怎么办？求具体优化方案
我准备2026年FPGA校招，最近在做一个基于Zynq的实时视频去雾项目，用了暗通道先验算法，但发现PL侧LUT和DSP资源严重不足，时序也跑不到100MHz。面试官可能会问这个坑怎么填。有没有大佬分享过具体的优化方案，比如用行缓冲减少BRAM占用、流水线拆分计算路径、或者用近似计算降低精度？求真实可行的工程经验，最好是能在Xilinx Artix-7上落地的那种。
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