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2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时视频降噪加速器，从双边滤波和流水线角度回答？

芯片设计新人

7小时前

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我在准备2026年FPGA校招，面试官让我手撕一个基于AXI4-Stream的实时视频降噪加速器，要求用双边滤波实现，并且要从流水线角度设计。我想知道怎么设计行缓冲结构来存储邻域像素，怎么并行计算空间权重和灰度权重，以及如何避免流水线停顿。有没有具体的Verilog代码框架或者面试回答思路？

芯片设计新人

芯片设计新人

这家伙真懒，几个字都不愿写！

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