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2026年，FPGA工程师面试被问如何用Verilog实现一个基于AXI4-Stream的实时视频缩放加速器，双线性插值和行缓冲怎么设计流水线？

嵌入式开发小白嵌入式开发小白
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15小时前
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面试官让我手撕一个视频缩放加速器，要求支持AXI4-Stream接口，用双线性插值算法。我大概知道原理，但不知道怎么把行缓冲和插值计算做成流水线，特别是多行数据的并行读取和权重计算这块。有没有大佬能详细讲讲，从行缓冲大小计算到插值模块的流水线划分，最好能给出Verilog伪代码结构。
嵌入式开发小白

嵌入式开发小白

这家伙真懒，几个字都不愿写！
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