2026年FPGA大赛备赛，用Zynq做实时行人检测，HOG特征提取在PL侧如何优化才能达到30fps？

20小时前

我们团队想参加2026年的FPGA大赛，选的是实时行人检测方向，打算用Zynq做平台。现在卡在HOG特征提取的硬件加速上，用Verilog实现梯度计算和方向直方图统计时，资源消耗太大，LUT和BRAM都快爆了。请问有没有什么优化技巧，比如流水线划分、数据复用或者量化位宽调整，能让它跑到30fps以上？急求实战经验！

嵌入式小白

这家伙真懒，几个字都不愿写！

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2026年，FPGA工程师面试被问Verilog实现AXI4-Stream实时图像缩放加速器，怎么设计双线性插值流水线来降低延迟？下一篇

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