2026年FPGA大赛备赛，用Zynq做实时视频拼接，双线性插值流水线怎么优化到1080p60帧？

1天前

我是大三电子专业学生，正在准备2026年的FPGA大赛，选了视频拼接方向。用Zynq做实时视频拼接时，双线性插值流水线在1080p分辨率下帧率只能到30帧，瓶颈主要在插值计算和AXI4-Stream带宽上。请问怎么优化流水线设计，比如增加乒乓缓存或调整插值系数精度，才能达到60帧？有没有现成的参考架构或开源代码？另外，评委对视频拼接项目的评分点主要看哪些，比如实时性还是画质？

Verilog入门生

这家伙真懒，几个字都不愿写！

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