2026年，FPGA工程师面试如何用Verilog实现一个基于AXI4-Stream的实时视频降噪加速器，从双边滤波和流水线角度回答？
最近在准备FPGA校招面试，看到很多面经都围绕AXI4-Stream的视频加速器设计。我想问一下，如果面试官让我用Verilog实现一个实时视频降噪模块，比如双边滤波，应该从哪些角度回答才能体现深度？我理解需要先讲行缓冲（line buffer）如何存储像素窗口，然后设计流水线计算空间权重和灰度权重，最后归一化输出。但不知道如何在资源优化和时序约束上进一步展开，求大佬指点高频考点。
递归小菜鸟
