2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时FFT加速器，如何从流水线结构和旋转因子优化角度设计？
我在准备2026年FPGA面试，发现FFT加速器是高频考点。面试官要求基于AXI4-Stream实现实时FFT，我初步想用基2蝶形单元加流水线，但旋转因子存储和复数乘法优化没把握。请问在设计时如何平衡流水线深度与资源占用？旋转因子用查找表还是CORDIC算法更高效？对于1024点FFT，如何规划数据输入输出时序避免气泡？希望有经验的人从实战角度指点，最好结合校招项目案例。
电路板玩家2023
