2026年FPGA秋招，海思和紫光展锐的FPGA岗面试都问啥？有没有今年拿offer的学长分享下面经

先说海思。你提到的时序约束和AXI总线确实是高频考点，但背后逻辑要搞清楚：海思的FPGA岗很多是给芯片验证或原型验证服务的，他们不关心你FPGA写得有多花哨，而是关心你能不能把RTL代码和芯片后端设计对齐。所以面试官会深挖时序分析——不是让你背setup/hold公式，而是给你一个具体路径，让你算裕度、找违例、说怎么改。AXI的话，别只背握手机制，他们更爱问outstanding传输怎么控制、乱序返回怎么处理、跨时钟域怎么对齐。项目方面，海思会追得很细，比如你做过高速接口，他会问你这个接口的时序余量怎么测的、约束文件里哪些是假路径哪些是真实路径。建议你拿个项目从头到尾过一遍时序报告，把每一条违例的原因和修复方法讲清楚。紫光展锐这边，确实问国产FPGA多一些，因为他们的产品很多时候要适配安路、复旦微的片子，但不会让你背器件型号，而是问你怎么在国产平台上做资源优化、国产工具链的坑在哪里。手撕代码难度两家都差不多，常见的是状态机实现一个简单协议（比如SPI读写）、或者用计数器产生特定占空比的波形。紫光展锐相对更看重你对通信协议的理解，因为他们做基带和射频相关的东西多。你项目里如果有跟射频或者数字中频相关的模块，一定要把采样率转换、CIC滤波器这些原理搞懂。另外两家都可能会问你怎么做跨时钟域处理，但海思更爱问异步FIFO深度计算，紫光展锐更爱问单比特同步器加握手。最后提醒一句，别只刷面经，把你自己项目里的波形图、时序报告截图整理好，面试时能随时调出来讲，这比背一百个八股管用。你现在是收到了面试通知还是刚投递？如果还没收到，建议先完善项目细节描述，简历上别光写功能，写上你解决了什么时序瓶颈、用了什么优化方法。

海思的FPGA面试给我的感觉是「验证思维」很重，他们经常让你现场画一个模块的时序图，然后问如果输入晚到了两个时钟周期会怎样。紫光展锐则更像「系统思维」，会问你这个模块放在整个链路里带宽够不够、有没有瓶颈。手撕代码题海思偏控制逻辑（比如仲裁器），紫光展锐偏数据通路（比如CRC计算）。项目深度的话，海思会揪着你项目里最难的那个时序路径问到底，紫光展锐会问你这个项目最后实测性能跟仿真差多少。建议你准备两个项目：一个高速接口类，一个通信协议类，覆盖两边口味。

海思问AXI你得能画出读地址、读数据通道的波形并解释乱序；紫光展锐问国产FPGA你得知道安路和复旦微的LUT结构区别。手撕代码两家都爱考状态机，但海思更爱让你优化面积。

说实话，你的问题里已经抓住了两家最显著的区别——海思重时序和AXI，紫光展锐重国产器件适配，但有个容易忽略的点：海思的FPGA岗很多时候是给芯片验证做配套的，所以面试时他们特别在意你能不能理解芯片级的设计约束，而不是纯粹当FPGA开发来用。举个例子，我朋友去年面海思，面试官让他解释一个clock gating check是怎么在时序分析里体现的，这得对STA工具的处理流程有感觉。紫光展锐这边，国产FPGA问得细，但不只是背LUT结构区别，他们更关心你在资源受限的国产片子上怎么权衡面积和速度，因为安路或者复旦微的片子没有Xilinx那么丰富的IP和优化选项。手撕代码的话，海思偏控制逻辑，像有限状态机加计数器组合的题，紫光展锐偏数据运算，比如给定一组数据流，让你写一个流水线求均值。你准备项目时，我建议挑一个带高速接口的，把时序报告里的每一条违例都搞懂原因，另一个选带通信协议的，能说清楚带宽瓶颈在哪。另外提醒一句，两家都可能问跨时钟域处理，但海思更爱问异步FIFO的深度计算和空满标志生成，紫光展锐可能问格雷码同步的实际代价。你目前等面试通知的阶段，最好先把项目里的时序约束文件自己重写一遍，别光靠工具自动生成。你用的哪个版本的Vivado或Quartus？有些命令在旧版本里行为不一样，面试官可能会顺着问。

海思问AXI，你光会画握手机制还不够，得能说出outstanding没完成时仲裁器怎么切，展锐问国产FPGA，你最好真拿安路的板子跑过点灯以外的功能。手撕代码两家都爱考状态机，但海思更可能让你写一个带超时处理的。

我换个角度说，你与其去猜两家具体问什么，不如先想清楚他们招FPGA岗到底要干什么活。海思的FPGA团队主要做两件事：一是芯片验证前的原型验证，把RTL代码烧到FPGA上跑系统级测试；二是给芯片设计做pre-silicon的软件调试平台。所以面试官要确认的是，你对数字电路设计的理解能不能对齐芯片后端的需求。比如时序约束，他们不是考你背公式，而是给你一个实际path，让你算setup slack，再问你如果clock skew变大0.2ns会怎样，你答完他会接着问那你怎么在约束里把这个skew建模进去。这需要你真正用PrimeTime或Tempus跑过时序分析，而不是只在Vivado里点一下report timing summary。AXI总线也是类似，海思关心的是在芯片原型里，多个master怎么通过interconnect访问DDR，outstanding depth设多少不会导致deadlock，乱序返回时reorder buffer怎么设计——这些问题背后是系统级的吞吐和延迟权衡。紫光展锐这边，他们的FPGA岗更多是产品级的，比如用国产FPGA做通信基带或者视频接口的加速。所以面试官会问你对安路、复旦微、高云这些器件的熟悉程度，但这不是让你背LUT6和LUT4的区别，而是给你一个实际场景：比如在安路某款芯片上要实现一个10Gbps的SerDes，但PLL资源不够，你怎么通过外部时钟方案或者分时复用绕过这个限制。这种问题考察的是你在资源受限环境下的工程创造力。手撕代码方面，我建议你重点练两类：一类是带握手机制的状态机，比如AXI-lite的slave写操作，需要处理WVALID和WREADY的依赖；另一类是数据流的流水线设计，比如给你一个输入序列，要求每三个数输出一个平均值，你要考虑流水线级数和输出时序。项目准备上，与其贪多，不如把一个项目吃透——从架构设计、代码编写、时序收敛到上板实测，每一步都能说清楚取舍原因。比如你做过一个高速ADC采集项目，面试官问为什么选这个采样率、FIFO深度怎么定的、实测时有没有遇到亚稳态，这些问题比你会多少种FIFO写法更能体现工程能力。你目前还在等通知，时间上其实够你重新梳理一个项目的完整技术细节，特别是把时序报告里那些WNS和TNS的数字来源搞明白。顺便问一句，你做的项目里有没有用到过原语？比如BUFG或MMCM，这个在两家面试里都可能问到具体配置参数。

我是去年面过这两家的。海思那边确实追时序追得狠，我项目里有个DDR3读写模块，面试官直接让我现场算setup slack，还追问如果时钟偏移了0.1ns怎么在约束里补。紫光展锐反而问了我不少国产FPGA的LUT6结构差异，安路和复旦微的片子我都摸过，所以答得上。手撕代码海思考了个带超时的状态机，紫光展锐是流水线求均值，都不算太难但得写干净。建议你先拿一个高速项目把时序报告吃透，另一个项目带国产器件适配。你目前手里有能跑上100MHz的项目吗？

我换个角度说，你与其把两家当独立考点去背，不如想清楚他们各自的产品链痛点。海思的FPGA岗本质上是给芯片原型验证服务，所以面试官要的是你能把RTL对齐后端时序，甚至会问你怎么在FPGA里模拟芯片的clock gating行为——这点很多应届生没概念。紫光展锐因为国产化需求，会考察你在资源受限的安路或复旦微片子上怎么取舍，比如没有Xilinx的BRAM硬核，你就得用LUT搭小FIFO，面试官会追问你这样做对面积和频率的影响。手撕代码两家都爱考状态机，但海思更倾向带超时或优先级仲裁的场景，紫光展锐可能会让你写一个带使能信号的CRC并行计算。准备时我建议你拿两个项目：一个高速接口类（比如SRIO或DDR），一个通信协议类（比如AXI-Stream），每个都从时序报告到约束文件过一遍，能说出每条违例的根因和修复方法。你目前项目里有涉及跨时钟域处理的吗？

说个可能被忽略的点：海思和紫光展锐的FPGA岗，其实对「验证思维」和「系统思维」的侧重差异很大，这直接决定了你准备方向。海思那边，很多面试官是从芯片设计部门过来的，他们看FPGA项目时，第一反应是「你这个模块在芯片里怎么实现」，所以会深挖时序收敛和AXI总线的握手细节——不是让你背协议，而是给你一个实际场景，比如两个master同时发outstanding请求，interconnect怎么仲裁、乱序返回怎么保证数据完整性。我有个同学被问到「如果读地址通道的ready信号晚来了5个周期，你的FIFO深度该怎么算」，这需要你真正调过AXI VIP才答得透。紫光展锐这边，因为他们的产品经常要适配国产FPGA平台，面试官更关心你在资源受限条件下怎么做系统级权衡。比如安路的PLL没有Xilinx那么灵活，你外接一个高速ADC时，时钟树怎么规划才能避免jitter超标；或者复旦微的LUT6输入结构跟Xilinx不一样，你写组合逻辑时怎么映射才能省LUT。手撕代码的话，海思偏控制逻辑（比如一个带超时和优先级的状态机），紫光展锐偏数据运算（比如给定一组数据流写流水线求均值和方差）。准备策略上，我建议你拿一个项目做深度挖掘：把时序报告里每一条违例的路径画出来，说清为什么违例、为什么选这个修复方案、改了之后对其他路径有什么影响。另一个项目可以偏系统集成，比如用国产FPGA搭一个简单通信链路，实测吞吐和仿真的差异要能解释清楚。这样两家面试你都能找到切入角度。你目前用过的FPGA工具链主要是Vivado还是国产的？这个会影响你后续准备节奏。

如果你是研究生，项目里有高速接口比如SRIO或DDR，海思面试官大概率会揪着时序报告里最差的那条path让你现场算slack，还会追问如果时钟jitter再大0.1ns怎么补约束。紫光展锐反而更关心你实际调过国产片子没有——安路PLL配置和Xilinx不一样，面试官会问你怎么在LUT资源少的情况下搭一个异步FIFO。手撕代码的话，两家都考状态机，但海思的题常带超时或优先级仲裁，紫光展锐更偏向流水线求均值或CRC。你目前手里有能跑到100MHz以上的项目吗？