2026年，FPGA工程师如何用Verilog实现一个基于AXI4-Stream的实时中值滤波加速器，并优化3×3窗口的排序网络和流水线？
最近在做图像预处理项目，需要实时处理1080p视频流。中值滤波在去噪上比均值滤波效果好，但3x3窗口的排序网络在FPGA上实现时资源消耗大。我尝试用冒泡排序网络，但LUT占用太高。请问有没有更高效的排序网络设计？如何在行缓冲基础上优化流水线，保证每时钟周期输出一个像素？另外AXI4-Stream接口的握手信号怎么与流水线对齐？求大佬分享经验，最好有Verilog代码示例。
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