2026年，FPGA工程师如何用SystemVerilog搭建一个基于UVM的AXI4-Stream数据包验证环境，并实现自动比对和覆盖率收集？
最近在学UVM验证，想用SystemVerilog搭建一个AXI4-Stream的验证环境，用于测试一个数据包处理模块。但不知道怎么设计sequence来生成随机包，以及怎么用scoreboard自动比对输出。另外，覆盖率收集（比如包长度、ID的覆盖点）怎么集成到环境中？有没有开源模板或教程推荐？希望有验证经验的大佬指点一下，最好能给出一个简单的环境结构图。
数字IC入门者
