2026年，FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时Canny边缘检测加速器，并优化非极大值抑制的流水线？
最近在做一个基于Zynq的实时视频处理项目，需要实现Canny边缘检测。Sobel部分我已经搞定了，但非极大值抑制和双阈值检测的流水线设计一直卡住。特别是非极大值抑制需要比较8邻域梯度方向，数据依赖性强，怎么用Verilog高效实现？还有双阈值检测后的边缘连接，用状态机还是纯流水线好？希望有经验的大佬指点一下，最好能给出具体的数据流调度方案和资源优化技巧。
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