2026年，FPGA工程师用Verilog实现一个基于AXI4-Stream的实时视频拼接加速器，如何优化多路输入的行缓冲同步和流水线调度？
在2026年，AI边缘设备中实时视频拼接需求激增，比如安防监控和自动驾驶环视系统。我想用Verilog在FPGA上实现一个支持AXI4-Stream的实时视频拼接加速器，但卡在多路输入的行缓冲同步和流水线调度上。比如，四路1080p@30fps视频流如何通过DDR4缓存和乒乓操作实现无缝拼接？是否需要考虑像素时钟域交叉和帧同步信号处理？有没有现成的开源项目或论文可以参考？求大神指点具体的RTL设计思路和资源优化技巧，比如如何用BRAM实现行缓冲并减少逻辑单元占用。
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