2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时高斯滤波加速器，如何从二维卷积分解和行缓冲复用角度设计？
最近在准备FPGA面试，看到很多公司都爱问AXI4-Stream接口的加速器设计。我遇到一个高斯滤波加速器的题，要求用Verilog实现，支持实时视频流处理。我知道可以用两个一维高斯核分解二维卷积，但具体到行缓冲怎么复用、流水线怎么划分，心里没底。有没有大佬分享下实际设计经验，比如行缓冲深度怎么算、边界像素怎么处理、AXI4-Stream的握手信号怎么配合？
电子爱好者小陈
