2026年，FPGA工程师如何用Verilog实现一个基于AXI4-Stream的实时视频降噪加速器，并优化双边滤波的流水线？
最近在做一个FPGA实时视频处理项目，需要实现双边滤波降噪，但遇到资源消耗和延迟的问题。我尝试用行缓冲缓存邻域像素，但在计算权重和归一化时，流水线深度控制不好，导致时序违例。请问有没有大佬分享过如何用Verilog高效实现双边滤波的硬件加速方案？特别是如何利用对称性减少乘法器，以及如何设计高效的流水线调度？另外，AXI4-Stream接口的握手机制怎么在滤波核中无缝集成？求具体代码思路或架构图参考。
Verilog萌新
