2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时Canny边缘检测加速器，如何从非极大值抑制和双阈值处理角度设计？
最近在准备FPGA面试，看到很多公司都问图像处理加速器，特别是Canny边缘检测。我理解Sobel梯度计算和行缓冲，但非极大值抑制和双阈值处理在硬件里怎么流水线化？非极大值抑制需要读取3x3邻域，双阈值又需要滞后跟踪，感觉状态机很复杂。面试官还提到要支持AXI4-Stream接口，数据流怎么切分才能不丢帧？求大佬指点从算法到RTL的设计思路和常见坑。
FPGA入门生
