2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时图像缩放加速器，如何从双线性插值和行缓冲角度设计？

1小时前

最近在准备FPGA加速岗位的面试，看到很多公司都问AXI4-Stream相关的设计题。我遇到一个真题：如何用Verilog实现一个支持AXI4-Stream的实时图像缩放加速器？我想到可以用双线性插值，但不知道行缓冲该怎么划分，流水线深度怎么控制才能满足实时性。求大佬指点从权重计算和像素读取调度的角度给出具体设计思路，最好能有伪代码或状态机说明。

逻辑电路爱好者

这家伙真懒，几个字都不愿写！

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