2026年，FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时LSTM推理加速器，并优化门控单元并行度？

1小时前

最近在做一个基于FPGA的时序预测项目，想用LSTM网络做实时推理，但发现门控单元（输入门、遗忘门、输出门）的串行计算导致延迟很高。有没有办法用Verilog实现一个支持AXI4-Stream的LSTM加速器，通过优化门控单元的并行度来提升吞吐量？比如把三个门的矩阵乘法和激活函数做成流水线，但资源又怕爆掉。求大佬分享经验或架构思路！

HelloWorld

这家伙真懒，几个字都不愿写！

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