FPGA 仿真只会跑波形，不知道怎么「证明自己没写错」？

2天前

现在做 FPGA 练习题，基本流程是：写完 Verilog，在仿真工具里写简单 testbench，跑一遍波形，看输出大致对就算过了。但经常在上板后还是遇到异常，比如某些边界条件没考虑、复位没处理好、跨时钟域有隐患。想请教：在工程里，大家通常怎么设计 testbench 和仿真用例，才能比较有信心说「这个模块在可接受范围内是正确的」？有没有适合学生阶段的仿真 checklist 或示例？

Verilog新手村

这家伙真懒，几个字都不愿写！

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