2026年，自学FPGA一年能做UART和I2C，但做基于Zynq的实时图像边缘检测项目时，如何用HLS优化Sobel算子并解决AXI总线带宽瓶颈？
我自学FPGA一年了，能独立写UART和I2C的Verilog代码，但最近尝试做一个基于Zynq的实时图像边缘检测项目，遇到两个大问题。第一，我用HLS写Sobel算子，但生成的IP核延迟很高，不知道如何用pipeline和dataflow优化。第二，通过AXI4-Stream从DDR读图像数据时，总线带宽只有几百MB/s，根本跑不到1080p 30fps。是不是需要做行缓冲或者DMA配置的问题？有没有做过类似项目的大神指点一下调试思路？
嵌入式玩家
