2026年，大学生自学FPGA一年能做UART和SPI，但做基于Zynq的实时图像边缘检测项目时，如何用HLS优化Sobel算子并解决AXI总线带宽瓶颈？
我自学FPGA一年，能写简单的UART和SPI模块，但最近在做基于Zynq的实时图像边缘检测毕设，用的是Sobel算子。我用HLS实现了核心运算，但在实际测试时发现，从摄像头采集到DDR再回显到HDMI，整个流水线帧率只有30fps，瓶颈在AXI总线带宽。请问如何优化HLS代码（比如用双缓冲或乒乓操作）来减少DDR访问？另外，Sobel算子的计算并行度如何设置才能匹配AXI4-Stream的吞吐量？有没有现成的开源参考项目？
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