2026年，FPGA工程师面试被问“如何用Verilog实现一个支持AXI4-Lite的多通道中断控制器”，如何从中断优先级和向量表设计角度回答？

1小时前

我最近在准备FPGA面试，看到一道高频题：用Verilog实现一个支持AXI4-Lite的多通道中断控制器。要求支持8个中断源，可配置优先级和中断向量。我想知道从中断仲裁（如固定优先级或轮询）、中断向量表生成、以及AXI4-Lite寄存器访问（如中断状态、使能、清除寄存器）的设计思路。面试官通常会追问如何处理中断嵌套和毛刺问题？

芯片初学者

这家伙真懒，几个字都不愿写！

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