2026年，做‘基于FPGA的实时视频人脸检测’毕设，用Zynq实现Haar特征级联分类器加速时，DDR读写带宽总不够用，该如何优化？
我毕设题目是‘基于Zynq的实时视频人脸检测系统’，在PL端用Verilog实现了Haar特征级联分类器的硬件加速，但测试时发现DDR读写带宽成了瓶颈，导致帧率只有15fps，达不到30fps的要求。尝试过用AXI_HP接口和DMA，但效果不明显。请教各位，优化DDR带宽有哪些实用技巧？比如数据预取、行列缓存或压缩？另外，有没有现成的开源工程可以参考，或者Zynq官方例程推荐？
硅基探索者
