2026年，芯片行业‘Chiplet’和UCIe接口成为热点，数字IC后端工程师需要掌握哪些关于Die-to-Die接口的物理设计和时序收敛新技能？

2小时前

最近公司开始推Chiplet项目，我作为数字IC后端工程师，之前主要做单芯片的floorplan和CTS。现在要设计Die-to-Die接口，发现UCIe的物理层有特殊要求，比如微凸点布局、跨die的时序收敛，还有信号完整性仿真。想问问同行们，有没有什么推荐的工具或者学习资料？如果不及时更新技能，感觉会被淘汰。

芯片爱好者小陈

这家伙真懒，几个字都不愿写！

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