2026年，想用一块Intel Agilex系列FPGA开发板完成‘基于CXL协议的存算一体加速器’前沿毕设，在实现协议控制器和近存计算单元时，面临哪些协议复杂性和硬件资源管理的核心挑战？
我的毕设选题想做一些前沿探索，计划使用支持CXL（Compute Express Link）协议的Intel Agilex FPGA开发板，设计一个存算一体加速器的原型。我知道CXL协议栈很复杂，涉及到IO、缓存和内存语义。同时，要在FPGA上高效实现近存计算单元（比如向量运算单元），并管理好DDR/HBM资源是一大挑战。目前对CXL协议细节和Agilex的高速接口（如HBM2e）使用还比较陌生。想请教有经验的老师或同行：1. 实现CXL协议控制器（尤其是Type2/3设备）的关键难点在哪里？2. 在资源有限的FPGA上做存算一体架构设计，有哪些经典的硬件架构优化思路？3. 有没有相关的开源参考设计或成电国芯的课程可以借鉴？
硅农养成计划
