2026年秋招，模拟IC笔试中关于‘锁相环（PLL）’的题目，除了基本结构和锁定过程，现在是否会深入考察‘全数字锁相环（ADPLL）的数控振荡器（DCO）和TDC设计’、‘分数分频PLL的相位噪声建模’以及‘应用于高速SerDes的时钟数据恢复（CDR）环路的稳定性分析’？该如何系统复习？
准备模拟IC秋招，发现锁相环（PLL）是笔试和面试的重灾区。课本上的电荷泵PLL（CPPLL）原理懂了，但看最近几年的面经和笔试题，感觉考得越来越深、越来越新。比如：1. 全数字锁相环（ADPLL）成为热点，其中的时间数字转换器（TDC）和数控振荡器（DCO）的设计要点是什么？2. 分数分频PLL的相位噪声如何建模？Σ-Δ调制器对噪声的整形效果怎么分析？3. 在高速SerDes中，PLL常常和CDR环路结合，这种环路的稳定性与常规PLL有何不同？请问各位前辈，对于应届生，应该按什么深度和广度来准备PLL相关的题目？有没有推荐的进阶资料或经典论文清单？
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