Verilog练习生
哥们,同是验证人,感觉你现在的情况很典型。左移说白了就是别等,主动往前凑。下面说点实在的。
早期介入,第一个能抓得住的点就是写验证计划(VIP)和断言。千万别等设计代码!在架构文档出来,或者哪怕是在多次讨论会后,你就应该开始草拟验证计划了。这时候写,能倒逼规格清晰化,能提前发现矛盾点。断言也一样,针对接口协议和核心状态机,在设计工程师写RTL的同时,你就可以把断言写出来,甚至可以要求设计工程师把一些断言直接嵌入到RTL里(这叫嵌入式断言),这对后续仿真和形式验证都超级有用。
虚拟原型和SystemC建模,听起来高大上,但对于大多数验证工程师来说,初期不一定需要你亲手去建模型。更重要的是,你要学会使用虚拟原型。比如,架构团队用SystemC搭了个模型,你需要能在这个模型上跑一些早期的软件测试,或者把你写的C参考模型集成进去做对比。这意味着你需要懂点C/C++和基本的软件调试。
形式验证,我的看法是:必须学,而且要尽快。它不是什么高深莫测的东西,现在工具很友好。在左移流程里,形式验证特别适合在模块级设计刚完成时就上。比如一个中断控制器,你用形式验证工具跑一下,可能一两天就能证明所有中断优先级和屏蔽逻辑都正确,这比写一堆随机测试去覆盖要快得多、也彻底得多。掌握它,能让你在项目里解决别人解决不了的难题,个人价值立马凸显。
总结一下,左移就是让你变得更“主动”和“全能”。从等待到参与,从只懂UVM到懂点架构、懂点建模、懂点形式化。这对项目和对你个人,都是稳赚不赔的投资。可以先从把断言玩熟,然后找个形式验证的在线教程动手试试开始。
