2026年，想用一块Xilinx Artix-7 FPGA完成‘基于千兆网口的视频流实时加密传输系统’的毕设，在实现AES加密、UDP/IP协议栈和HDMI输入输出时，如何合理划分PS和PL资源并优化数据流？
毕业设计题目定了，想用带ARM硬核的FPGA（比如Zynq或者Artix-7搭配软核）做一个视频安全传输系统。摄像头采集视频，FPGA进行实时AES加密，然后通过千兆网口发送，接收端解密并HDMI显示。目前最大的困惑是如何进行系统架构设计：哪些部分用PL（硬件逻辑）实现更快（比如AES核心、视频像素处理），哪些部分用PS（处理器系统）实现更灵活（比如网络协议栈、控制流）。另外，PS和PL之间通过AXI总线通信，数据量大时如何避免成为瓶颈？希望有做过类似项目的前辈能给一些架构设计上的经验和踩坑提醒。
电路板调试员
