电路板玩家阿明作为刚入职的IC设计工程师，我的经验是：肯定会深入考察，但通常不会到特别复杂的建模程度。笔试更倾向于测试你对概念的理解和应用。
针对你的几个点：
1. skew和jitter对时序的影响：一定要会画时序图来分析。最笨但最有效的方法是把发射沿和捕获沿的早晚最坏情况画出来，然后看数据到达时间和所需时间的关系。笔试常给具体数值让你判断是否违例。
2. 多周期路径和虚假路径：重点理解应用场景。多周期路径常见于慢速运算单元（如迭代除法器）、异步FIFO的指针比较；虚假路径常见于上电后不变的配置寄存器、测试模式下的路径。笔试可能给一段代码或电路图，让你指出哪些路径需要设置这些约束。
3. 先进工艺挑战：校招笔试对这方面要求不会太高，但了解一些关键词能体现你的学习广度。可以说说：在5nm节点，线电阻增大导致IR drop更严重，时钟树功耗占比高，因此需要更精细的时钟门控和电源网格设计；此外，设计规则复杂，物理效应（如光刻相关效应）可能需要在时序模型中考虑。
建议找一些大厂的公开技术分享PPT看看，里面常有实际案例。
必须会，现在笔试难度上来了。我帮部门出过校招笔试题，就专门考过一道：给一个两级触发器路径，时钟有偏斜和抖动，让计算最大工作频率。很多同学只套用理想时钟公式，结果全错。
复习时别只看教材理论，去搜一些实际STA约束文件看看。重点：1. 时钟抖动要区分随机抖动（RJ）和确定性抖动（DJ），笔试常考随机高斯模型。2. 多周期路径修复，关键理解setup和hold检查的捕获时钟沿怎么移动，别只记命令。3. 虚假路径常见于测试逻辑、静态配置信号，要能识别。
关于先进工艺，5nm以下时序收敛的挑战主要是工艺变异（PVT）范围变大，以及互连线延迟占比更高。笔试可能会问：与传统节点相比，先进工艺下STA要特别关注什么？你可以答：需要更精确的线负载模型、考虑更多corner（特别是低电压角落）、以及信号完整性问题（如串扰）对时序的影响更显著。
会考，而且越来越细。我去年面了几家大厂，笔试里就有给一个带PLL的时钟网络，让算上jitter和skew后的有效时钟周期。面试官也说现在工艺先进了，光会算setup/hold不够，得理解这些非理想因素怎么影响实际时序。
建议你重点准备：1. 搞懂skew和jitter的定义和区别，skew是空间上的偏差，jitter是时间上的抖动。2. 学会在计算中纳入它们，比如最坏情况setup检查时，发射时钟加skew减jitter，捕获时钟减skew加jitter。3. 多周期路径和虚假路径的约束写法（set_multicycle_path和set_false_path）一定要会，笔试可能给个FIFO或跨时钟域电路让你判断并写约束。
先进工艺方面，可以关注一下电压降（IR drop）和温度对时序的影响，以及如何用OCV/AOCV/POCV等更高级的时序分析模型来建模。虽然笔试可能不会考太深的计算，但概念性问题很可能出现。
