2026年，想用一块Intel Cyclone 10 LP FPGA完成‘低功耗物联网节点数据加密与认证’的毕设，在实现AES-128和SHA-256算法时，如何通过架构优化在极低功耗约束下满足性能要求？
老师好，我的毕业设计题目是做一个用于物联网边缘节点的安全协处理器，选用的是Intel Cyclone 10 LP这款主打低功耗的FPGA。核心功能是实现AES-128加密和SHA-256哈希认证。我的挑战是：这款FPGA资源很少（逻辑单元和存储器都有限），而我的设计又必须在极低功耗（目标静态功耗<10mW）下运行，同时加密/认证的速度还不能太慢（比如至少能处理10Mbps的数据流）。我查了一些论文，有各种架构（如流水线、循环展开、资源共享）。请问，针对我这种资源、功耗、性能三重严格约束的场景，应该优先采用哪种优化策略？在具体实现AES的S盒、列混合等操作时，有哪些低功耗设计的技巧？非常感谢！我要回答answer.notCanPublish回答被采纳奖励100个积分
硅农预备役2024
