电路板玩家同学你好，我去年秋招上岸，面了七八家，状态机这块确实问得深。
你担心的时序交互和竞争冒险，在实际笔试中可能以分析题或设计题形式出现。比如，题目描述一个状态机在某个状态需要发出一个信号启动数据通路，下一个周期采样结果。然后问你，如果数据通路组合逻辑延迟过大，采样会出什么问题？怎么解决？这时候你就要想到用状态机输出寄存器化，或者插入等待状态来同步。
关于工具检查，笔试可能不会直接考，但面试官可能会问。比如用了enum和unique case，综合工具能帮你检查出未列出的状态或者重叠的状态吗？其实unique case本身在仿真时能检查重叠，但综合工具更关注可综合的代码。为了安全，工程师常常还会用`// synopsys full_case parallel_case`这类综合指令，但笔试时慎用，因为不同工具支持不同，理解原理更重要。
总的来说，现在的趋势是考察你是否真的在项目里用过状态机，而不是仅仅背书。所以准备的时候，最好结合一个自己做过的小项目（比如SPI控制器、UART收发器）来阐述你怎么选编码、怎么处理时序、怎么用SV特性。这样哪怕笔试没考那么深，面试也能侃侃而谈。
现在笔试确实越来越卷了，状态机早就不是三段式默写就能过关了。你提到的这几个点，在头部公司的笔试和面试里几乎必考，尤其是One-hot和Gray码的选择，几乎是送分题也是送命题。
先说编码风格。One-hot在FPGA里常用，因为触发器多但组合逻辑简单，转移判断方便。但它的面积和功耗在ASIC里可能不划算，特别是状态很多的时候。Gray码用在频繁顺序转移的场合，比如计数器状态机，因为每次只变一位，能减少毛刺和功耗。笔试里很可能会给一个具体场景，比如“设计一个循环闪烁的LED控制器，有8个状态，要求功耗最低，用什么编码？”——这时候你就要分析状态转移是不是顺序的，然后选Gray。
至于SystemVerilog的enum和unique case，这是现在的工程标配。用enum可以避免直接用数字，代码可读性好，工具也能做更好的检查。unique case能综合成并行比较逻辑，并且仿真时如果有多匹配会报错，安全性高。笔试可能会给一段有缺陷的状态机代码，让你指出问题并改用unique case或priority case修复。
我的建议是，除了理解概念，一定要动手写代码。用VCS或Vivado跑一下仿真，看看综合报告里面积和时序的变化，这样印象才深。
会考，而且越来越细。我参加提前批笔试时，就有大题专门考状态机安全编码和 SV 高级语法。
对于编码方式，不能只背概念，要会算。比如题目可能给一个状态机有 7 个状态，问你用 binary、one-hot、gray 各需要多少触发器，并比较面积。有时还会结合功耗，问在频繁切换的状态间用哪种编码可以减少动态功耗（Gray 码因为跳变位少，可能更优）。
状态机和数据通路的交互，常考“数据准备好才跳转”或“跳转后产生控制信号”的时序。笔试可能让你补全一段代码，实现“在 S1 状态，当 data_valid 为高且计数满 10 次后，转移到 S2，并在转移的同时发出一个单周期脉冲 done”。这里就要注意控制信号是在状态转移条件中产生，还是单独用寄存器在特定状态产生，避免毛刺和时序错位。
SystemVerilog 部分，enum 定义状态是基础，但可能会考 typedef enum logic [2:0] {IDLE, RUN, DONE} state_t; 这样的正确定义。unique case 和 priority case 的区别很重要：unique 要求条件互斥且完备，否则仿真可能报错；priority 则按顺序匹配，常用于有优先级的状态。笔试可能给一段带 case 的代码，问你用 unique 修饰是否安全，或者让你找出 case 重叠的问题。
建议多看看业界开源代码或公司内部的编码规范（网上能找到一些），了解工程中实际怎么用。笔试不仅考你会不会，还考你有没有好的设计习惯。
现在笔试确实会深入考察这些工程化内容，尤其是大公司和有竞争力的岗位。我去年秋招时，就遇到过让你分析不同编码方式在特定场景下优劣的题目。比如，题目给一个状态机描述，让你选编码并说明理由。One-hot 面积大但速度快、译码简单，适合状态少或对速度要求高的场景；Gray 码状态变化时只有一位翻转，适合异步场景或减少毛刺功耗，但状态数必须是 2 的幂。笔试可能会让你结合具体设计指标（如面积、功耗、关键路径）做选择。
关于状态机与数据通路的时序，常考的是 Mealy 型和 Moore 型输出时序差异，以及如何避免因组合逻辑输出导致的毛刺。可能会给一段有问题的代码，让你指出竞争冒险风险，并给出修改方案，比如在状态机输出后加一级寄存器（用三段式的第三段输出）。
SystemVerilog 的 enum 和 unique case 现在也是加分项。笔试可能会出一些传统代码，让你用 SV 特性重写以提高安全性。注意 enum 需要正确定义基础类型，避免仿真和综合不一致。unique case 能检查完备性和互斥，但要知道它和 priority case 的区别及使用场景。
建议准备时：1. 理解不同编码的硬件实现和代价；2. 练习画时序图分析状态转移与数据操作的配合；3. 动手用 SV 写几个状态机，用工具（如 VCS）跑一下，看看 lint 检查报告。
