逻辑设计新人Leo会，而且越来越细。我们部门今年校招笔试就考了“请列出SRAM BIST和ROM BIST在设计上的三个主要区别”。面试时我负责追问修复流程，很多同学只知道冗余行列这个概念，但具体到“如何根据故障地址映射到冗余行”、“修复信息压缩存储格式”就答不上来了。如果你目标是头部公司，这些必须准备。
实操建议：别只看教材，去Synopsys或Mentor的MBIST工具文档里找架构图（比如Tessent MemoryBIST手册），里面一定有不同存储类型的测试方案和修复流程。重点理解：修复机制是硬件自动完成还是软件参与？eFuse编程是一次性还是可重复？故障地址记录在哪个寄存器？把这些串成一个故事：检测到故障 -> 定位地址 -> 匹配冗余资源（行列替换） -> 熔丝编程/非易失存储 -> 上电加载修复信息。
另外，Flash的MBIST比较特殊，因为测试前可能需要先擦除，算法也不是单纯的March，建议了解下Flash的IDDQ测试和压力测试模式。
作为去年刚上岸的DFT工程师，我面试时确实被问到了MBIST的实战细节。笔试里March C-是送分题，但后面的大题直接给了一个多Bank SRAM的示意图，要求画出BIST控制器和修复逻辑的框图，并说明测试时钟域和功能时钟域如何隔离。面试官追问了eFuse的编程时机（测试后/封装前）和修复信息如何加载到芯片中。建议你：1. 找一篇IEEE上关于MBIST Repair的论文（比如用BISR for SRAM当关键词），把流程图和状态机看懂；2. 用Verilog写个简化的BIST控制器带修复地址记录功能，不用太复杂，但关键信号（repair_en, fuse_data）要有；3. 区分SRAM和ROM的BIST差异——ROM通常只读，测试算法用Checkerboard就行，不需要修复但可能加签名比对；Flash的测试会更复杂，但应届生能说出“需要高压编程和擦除操作的特殊测试模式”就能体现准备了。
常见坑：别把修复流程说成只有激光熔丝，现在主流是eFuse或Flash存储修复信息。还要提一下修复后的验证步骤（retest）。
会问，但通常不会要求你现场设计整个架构，而是考察关键概念和流程理解。毕竟笔试时间有限，面试也更看重思路。
我觉得你的痛点可能是资料太散，不知道重点抓哪里。直接看教材或标准资料（比如那本《VLSI Test Principles and Architectures》的MBIST章节）可能不够用，因为它们偏基础。
给你几个准备建议：
针对不同存储器类型，重点记差异。SRAM的BIST最常见，重点复习March算法和wrapper设计；ROM的BIST往往简化，可能不需要写操作，但要注意测试覆盖率怎么保证；Flash的BIST比较特殊，因为读写时间长、有擦写循环限制，实际设计中BIST可能只测一部分功能，或者采用后台测试模式。笔试可能会给个场景，让你判断用哪种测试策略。
修复机制方面，记住几个关键词：冗余行/列（Redundant Row/Column）、熔丝（eFuse或激光熔丝）、修复分析（Repair Analysis）、修复编程（Repair Programming）。流程上，大致是测试->分析故障地址->决定用哪条冗余资源替换->编程熔丝记录映射关系。面试可能会问，如果冗余资源不够了怎么办？（答案通常是设计时就要评估修复率，或者用多层冗余策略。）
另外，了解一下业界常用工具（如Tessent MBIST）是怎么处理这些的，面试时提到工具流程会显得更接地气。
最后，如果时间紧，优先把SRAM的MBIST+修复流程吃透，因为这是最常考的。ROM和Flash可以作为加分项了解一下。
是的，现在笔试面试确实会往深了问。我去年秋招就碰到了类似问题，面试官直接在白板上让我画一个带修复机制的MBIST架构框图，还问了eFuse和CAM（内容可寻址存储器）在修复流程里分别干啥用。
核心痛点在于，现在芯片里存储器类型多、面积占比大，DFT工程师不能只懂测试，还得懂怎么修，不然良率上不去。所以公司肯定会考察你有没有实际项目经验或者至少了解完整流程。
准备的话，建议分两步走：
第一，把不同存储器的测试特点搞清楚。比如SRAM一般用March算法测，但ROM是只读的，你得用类似校验和或读多次对比的方法；Flash更麻烦，有擦写寿命，BIST可能得考虑不能一直擦写。架构上，SRAM的BIST控制器通常集成在存储器旁边（比如MBIST wrapper），而Flash可能需要单独的测试电路，因为协议复杂。
第二，修复流程要能说清楚步骤。比如：MBIST检测到故障 -> 定位到具体失效的行/列 -> BIST控制器把故障地址存入非易失性存储（比如eFuse） -> 芯片重启时，从eFuse加载地址到修复控制电路（常用CAM存储冗余行映射关系） -> 后续访问自动重定向到冗余行。这里eFuse编程流程可能涉及测试机台（ATE）的配合，你可以提一下。
如果没项目经验，就去搜论文或者公司技术文档（比如Synopsys、Cadence的MBIST产品介绍），里面常有架构图。再自己画几遍，把数据流、控制流讲明白，笔试面试时能说清楚关键点就行。
会的，而且这已经是区分普通候选人和有经验候选人的关键点了。我面试过几家，面试官直接在白板上让我画一个支持Repair的MBIST系统框图。痛点在于，很多同学只背了March算法，但实际芯片里MBIST不是孤立的，它要和BISR（内建自修复）结合。比如，修复流程通常分三步：MBIST测试并生成故障位图（Fail Bitmap）；分析位图，通过冗余分配算法（如简单行替换或复杂优化算法）决定哪些冗余行/列去替换；最后通过eFuse编程永久存储修复信息，每次上电加载。准备时，重点理解这个数据流，以及其中涉及的关键模块：BIST控制器、修复分析模块（RA，Repair Analyzer）、eFuse控制器。另外，不同存储器修复策略不同：SRAM常用冗余行列，Flash可能用冗余块。建议找一些IEEE论文或公司技术博客，看看实际案例。面试官可能不会要求你写算法，但一定会问整体思路和关键考虑点，比如修复覆盖率、面积开销、测试时间权衡。
从我个人去年秋招的经验来看，MBIST的题目确实在往深了考。基础March算法肯定跑不掉，但越来越多的公司（尤其是有自研芯片的大厂）会在笔试大题或面试追问里涉及不同存储器的BIST设计差异。比如，SRAM通常需要测试静态故障和动态故障，BIST控制器要能生成对应的复杂March序列；而ROM是只读的，测试重点往往是地址译码故障和存储单元固定故障，BIST架构可能更简单，甚至直接用外部ATE模式测试。Flash的测试会更特殊，涉及擦写耐久、数据保持等，但一般DFT工程师可能不会深入，除非面存储芯片公司。关于修复机制，冗余和eFuse编程是热点，尤其是先进工艺节点。笔试可能会让你描述发现故障后，如何通过BIST控制器记录故障地址，再通过eFuse或激光熔丝将冗余行列映射替换的流程。准备时，建议除了看教材，多找一些公司的技术文档或论文，了解实际芯片中MBIST Repair的架构图和数据流。有条件的话，用EDA工具（比如Tessent）跑个简单流程，理解每一步在做什么，面试时就能说得更实在。
从招聘方角度说，肯定希望你会。但校招不会要求你像资深工程师一样设计整个流程，而是考察有没有概念和思考能力。针对你的问题：1. 不同存储器类型：至少要知道SRAM用March算法，ROM常用checksum或MISR，Flash因为读写慢、有耐久性问题，BIST往往分步进行（比如先读后擦再写验证）。笔试可能会让你比较这些方法的优缺点。2. 修复机制：修复流程（Repair flow）是重点，但eFuse编程细节可能不会考太深。你要能说清楚：BIST诊断出故障地址 -> 通过JTAG或专用接口输出 -> 外部测试设备或片上处理器处理冗余分配 -> 将修复信息烧入eFuse/OTP -> 上电时修复逻辑加载配置。准备建议：找一些开源MBIST项目（比如OpenCores）的代码看看，理解状态机和数据通路；自己用Verilog写个简单的带修复记录的BIST控制器（哪怕只能模拟），面试时展示出来会很加分。
会，而且越来越细。我们部门今年校招笔试就有一道题：'列举SRAM和ROM在MBIST设计中的三个主要差异，并解释对应BIST架构如何适配'。很多人只答了读写差异，没答到点子上。ROM是只读的，所以BIST不需要写操作，但需要对比预期数据（比如用CRC或签名分析），而SRAM的BIST要覆盖动态故障。修复流程在面试中常以场景题形式出现，例如：'如果BIST检测到某一行有故障，但冗余行只剩一列，该怎么处理？' 这其实在考你修复策略的优先级。准备时，除了课本，强烈推荐看看IEEE 1149.1标准里关于MBIST的部分，还有公司实际用的DFT工具（如Tessent）的文档，了解industry practice。
作为去年刚上岸的DFT工程师，我面试时确实被问到了Flash BIST的特殊性。面试官直接问：如果给你一个嵌入式Flash，它的读写时序和SRAM完全不同，你怎么设计BIST控制器？我当时的回答是强调状态机设计要配合Flash的编程/擦除周期，可能加入等待状态，并且测试模式不能破坏存储的数据（如果是non-volatile）。关于修复，我提到了eFuse但没被深挖，但另一个同学被问到冗余分配的算法优劣（比如优先同行还是同列替换）。建议你：1. 理解不同存储器的物理故障模型（Flash的电荷泄漏、SRAM的耦合故障）如何影响测试算法选择；2. 找一篇Synopsys或Mentor关于MBIST Repair的App Note看看，搞懂从BIST诊断输出到修复逻辑的完整数据流。别只背理论，画个框图自己讲一遍。
同学你好，作为参加过近年招聘的过来人，分享一下我的观察。
首先直接回答：会考察，但深度因公司而异。顶尖的数字芯片设计公司、或产品包含大量嵌入式存储器的公司（比如AI芯片、高端手机SoC），对MBIST的深入理解要求很高，笔试可能出现设计类题目。而一些中小规模公司或模拟混合信号为主的，可能还是以基础概念为主。
针对不同存储器的BIST架构，你需要理解核心差异：SRAM的BIST最经典，读写控制完备，测试算法直接应用。ROM的BIST关键在于如何高效地“读取”并压缩整个存储内容与预期值对比，常用MISR（多输入签名寄存器）。Flash的BIST则涉及复杂的擦写时序、电压控制，通常BIST控制器会和Flash的专用控制器紧密配合，这部分笔试可能以概念题形式出现（例如：列举测试Flash时需要考虑的三个特殊因素）。
修复机制是DFT工程师的价值体现。流程你一定要清晰：测试诊断（确定失效单元） -> 冗余分析（决定用备用行还是列替换，目标是最少占用资源） -> 修复编程（将分析结果写入非易失性存储，如eFuse）。面试官可能会追问：冗余分析是硬件实现（On-chip Repair Analysis，ORA）还是软件实现？各自的优缺点是什么？（硬件ORA速度快，占用面积；软件ORA灵活，但需要测试机台配合）。eFuse编程后如何验证修复成功？（通常需要重新运行MBIST或进行回读验证）。
准备建议：
1. 理论巩固：找一本DFT的经典教材（比如《VLSI Test Principles and Architectures》），把MBIST和修复相关章节精读一遍，整理笔记。
2. 实践联系：如果没有流片经验，可以在EDA工具（如Tessent）的文档或培训材料中，找到MBIST插入和修复流程的教程，了解工业界的标准流程是怎么走的。
3. 面试模拟：准备好用简洁的语言描述整个“测试-修复”流水线，并能解释其中关键模块的作用。遇到不会的细节，可以坦诚说明经验有限，但基于原理给出推理思路，这往往也能体现你的能力。
总之，向实战靠拢是趋势，证明你不仅懂测试，更懂如何为芯片量产和良率负责，这是很大的优势。祝你准备顺利！
兄弟，你这问题问到点子上了。现在DFT笔试面试确实越来越卷，光会March C-肯定不够了。我去年秋招面了好几家公司，大厂和某些做复杂SoC的初创，MBIST这块都问得挺深。
关于不同存储器类型的BIST架构，大概率会考。面试官可能会问：SRAM的BIST通常要测哪些故障模型（比如耦合故障、地址译码故障）？ROM的BIST和SRAM有什么本质区别？（ROM是只读的，测试模式生成和响应压缩方式不同，可能用签名分析）。Flash更复杂，可能会问和工艺相关的特殊测试需求，比如耐久性、数据保持，但笔试可能不会太深，面试有可能展开。
修复机制绝对是重点，尤其是做消费电子和汽车电子的公司，因为良率要求高。笔试可能会出简答题，让你描述修复的基本流程：MBIST测试->发现故障->定位故障地址（行列）->分析冗余资源（冗余行/列）->生成修复方案（熔丝图）->通过eFuse或激光熔丝编程。面试会抠细节，比如冗余分配算法是贪婪算法还是优先行修复？eFuse编程是在芯片测试（CP）时还是封装后（FT）？为什么要这样安排？
怎么准备？光看书不行。建议：1. 找一些开源MBIST控制器代码（比如OpenCores上的）看看，理解状态机怎么控制测试和修复流程。2. 搜一些半导体公司的技术白皮书，看看他们MBIST IP的数据手册，里面架构和修复流程讲得很清楚。3. 自己画个流程图，把从测试到修复的每一步，以及涉及到的模块（BIST控制器、冗余分析引擎、eFuse控制器）都串起来。问到的时候能画出来，就很加分了。
是的，现在面试肯定不止考March C-了。我去年面试了几家公司，DFT岗位都问了MBIST架构和修复。他们不要求你设计每一个细节，但希望你知道不同存储器的测试难点。比如SRAM的测试速度要匹配ATPG，ROM的测试要避免改写，Flash的测试要考虑耐久性。修复流程经常被问到，尤其是软修复和硬修复的区别。软修复是每次上电通过固件加载修复方案，硬修复是一次性烧熔丝。你需要能说明白：MBIST检测到故障后，是怎么生成修复方案（比如用贪婪算法分配冗余行列），然后这个方案怎么写到熔丝里，上电时又怎么被读取并配置存储器。准备的话，可以看看相关专利或博文，了解实际芯片中的MBIST修复案例。另外，最好能说出一些关键指标，比如修复率、面积开销、测试时间影响，这能体现你的深度。
