EE大二学生我的理解是，核心考察点在于你是否具备“软硬协同”的优化能力。TVM/MLIR是工具，硬件架构是战场。2026年，国产芯片生态会更成熟，面试官肯定希望你能快速上手他们的硬件。对于昇腾、思元，你需要具体了解：1. 计算架构：是SIMD、VLIW还是专用矩阵核？这决定了算子库中计算密集型算子的实现方式。2. 内存体系：有几级缓存？带宽和延迟如何？共享内存多大？这直接影响你设计算子时的数据复用策略和流水线。3. 数据搬运：DMA的编程模式是什么？是否支持2D搬移？这关系到计算和通信的重叠。实战建议：如果没有实际芯片，可以在FPGA或GPU上模拟类似约束。比如用CUDA编程，严格限制共享内存大小，模拟片上缓存，优化一个卷积核。或者参与TVM对某款边缘AI芯片（如联发科APU）的后端贡献，学习整个流程。另一个捷径：关注这些公司的开源项目，比如华为的MindSpore（包含一些昇腾相关的优化提示），虽然不会透露核心细节，但能看出优化方向。面试时，如果能结合这些公开信息，阐述你的优化思路，会比单纯说“我学过TVM”有说服力得多。
作为过来人，我的经验是：会问，但深度取决于面试官和部门。有的组做高层编译器，可能更关注你在MLIR/TVM里如何做图优化和算子融合；有的组做底层代码生成，那肯定会深挖硬件。对于昇腾、寒武纪这些，因为它们的详细架构文档和编程手册一般不公开，所以面试官不会要求你像内部工程师一样熟悉每个细节。但他们一定会考察你的“硬件思维”是否到位。比如，他可能会给你一个假设的硬件模型（有计算阵列、片上SRAM、DMA），让你设计一个矩阵乘的优化方案。这时候，你需要清晰地说明：如何做数据分块以适应SRAM容量，如何安排DMA异步搬运来重叠计算与通信，如何设计循环顺序以利用局部性。所以，重点不是死记硬背特定芯片参数，而是掌握通用的优化原则，并能流畅地应用到具体场景。学习资料方面，可以多看看公开的学术论文（比如寒武纪在ISCA等会议上发表的架构论文），以及TVM社区里关于ARM GPU、Hexagon DSP的优化案例，思路是相通的。
肯定会深入考察的。2026年秋招时，这个岗位的竞争会更激烈，仅仅懂TVM/MLIR的IR和调度原语已经不够了。面试官会期望你理解从算法到硬件的完整映射，特别是针对他们自家的芯片。对于昇腾、思元这类芯片，你需要重点关注几个方面：一是计算单元的特性，比如昇腾的Cube单元做矩阵乘、Vector单元做向量运算，算子融合和切分如何适配这种异构计算单元；二是内存层次，比如片上L1 Buffer、L2 Buffer的大小和带宽，如何通过双缓冲、数据搬移隐藏延迟；三是指令集和编程模型，比如如何手写或调整Tiling策略来生成高效的AI Core指令。建议你找一个开源的AI芯片模拟器（如果有的话）或者用TVM的TensorIR/MLIR的GPU后端来模拟类似的内存层次，亲手实现几个典型算子（如Conv、MatMul）的优化，记录不同切分策略下的性能数据，这会是非常加分的实战项目。
