2026年秋招，数字IC笔试题中关于‘时钟树综合（CTS）’的基础概念题，除了时钟偏移（skew）和延迟（latency），现在是否会考察‘时钟门控单元（ICG）的插入策略’、‘有用时钟偏移（useful skew）的应用场景’以及‘多模多角（MMMC）下的时钟树约束’等更接近实战的内容？
正在准备数字IC后端设计的笔试和面试。复习时钟树综合时，发现课本上主要讲目标是减少skew和latency。但看一些面经和业界分享，感觉实际工程中要考虑的细节多很多。想请教：1. 笔试中除了计算skew、latency，是否会出题考察时钟门控单元（ICG）应该插在时钟树的哪一级（根部还是叶节点）？各自的利弊是什么？2. ‘有用时钟偏移（useful skew）’这个概念在笔试中会怎么考？是给一个时序路径图让分析如何利用skew改善时序吗？3. 关于多模多角（MMMC），在CTS阶段需要考虑哪些特殊的约束或挑战？希望了解一些超出课本的、更贴近当前企业笔试需求的考点。我要回答answer.notCanPublish回答被采纳奖励100个积分
FPGA萌新上路
