2026年，想用低成本的FPGA开发板（如Artix-7）做一个‘开源硬件密码学协处理器’，支持国密算法（SM2/SM3/SM4），在实现侧信道攻击防护（如掩码、隐藏）时，如何评估其安全性和性能开销？
出于个人兴趣和练手目的，想做一个开源的密码硬件加速模块。选择国密算法是因为有实际应用需求。我知道单纯的算法实现不难，但如何防御功耗分析、电磁分析等侧信道攻击是个挑战。在FPGA上，如何用硬件描述语言实现基础的掩码（Masking）方案？有没有什么工具或方法可以对我设计的模块进行简单的侧信道安全性评估（哪怕只是仿真层面的）？同时，如何量化这些防护措施带来的面积和性能开销？我要回答answer.notCanPublish回答被采纳奖励100个积分
FPGA学习笔记
